load flow 时候 Unresolved control conditions detected 是什么解决呢

kissyoyo

各位同学好，以下请问几个问题
1 请问 当我做VSC HVDC的 load flow时候，做 load flow 之后，没有报错，也都是绿色现实，但是显示为，
  S7 t( x$ k' d) ~: D% N! {/ t
% t, ]7 [6 J! ]0 `Unresolved control conditions detected. Further outer loop iterations required

5 h. x5 r1 r8 R; s2 p6 V
请问各位知道这个应该怎么改么？

" U  {' u+ W) F" V
2 load flow 中 ，如果 active power flow 方向为由左到右（见箭头）

active power flow

，
# M, x. L  H( r6 ~7 ?) p, ~; ]但是左边的busbar 显示为+350， 右边的bus 显示为-350， 那么power 方向到底是怎么样？
4 r' D* ~) h' I9 q( {4 i9 K% w8 j9 o
  s0 {' c  W/ {+ Z0 D, K" R% m
3 DigSilent
Integration Step Size 如何设置 ？在initial calculation 的时候
5 I3 q  J" M1 L- A# _1 t- o9 {# F

: z$ ~  n5 s0 R$ R3 o9 ]
) l% y& ]5 \4 ]4 x
: A+ |+ C! d) e; l4 P4 N' T非常感谢大家的时间和回复！！！
/ m. m7 W: R- u% g" j
/ b$ M+ ~& Y6 L* W* W$ B  P$ |

5 S4 `% d4 v) l6 Z, w

wlm_28

DIgSILENT里面好多东西感觉怪怪的