DIgSILENT在仿真过程中，时间不前行了，不知道是什么原因，我用的是机电暂态仿真
DIgSILENT在仿真过程中，时间不前行了，不知道是什么原因，我用的是机电暂态仿真，步长10ms，我在直流母线上的泄放回路加了控制，在母线电压升高一定值后，闭合断路器，待母线电压降至预期值后，再断开断路器，但就在仿真运行至开关第一次通断后，时间不再前行了，一直重复着136ms和141ms的断路器合断操作。求大神指点迷津！楼主，我自己搭建的控制模块想要监测电网中某线路但出现报错，求高手指点迷津，错误的大概意思是不是一个common model/phase Measurement Device PLL-type 我觉得是仿真模型或初始化有问题了，导致仿真慢，也可能在迭代上面出了问题。再仔细检查下模型吧。
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